TP 1 Modul IV: Percobaan 1 Kondisi 1
1. Kondisi[Kembali]
Buatlah rangkaian seperti gambar percobaan 1 dengan output menjadi 8 bit.
2. Gambar rangkaian simulasi[Kembali]
3. Video simulasi[Kembali]
4. Prinsip kerja rangkaian[Kembali]
Pada rangkaian terdapat switch SPDT yang masing-masing terhubung dengan VCC dan ground, 8 buah JK flip-flop. Input RS pada JK flip-flop berlogika 1 sehingga tidak mempengaruhi output dari JK flip-flop.
JK flip-flop disatukan sehingga terbentuk D flip-flop. Input K dihubungkan dengan gerbang NOT dan input K dihubungkan dengan gerbang AND, sehingga input dari clock adalah output dari gerbang AND.
Rangkaian pada percobaan ini merupkan rangkaian shift register SISO (Serial In Serial Out), dimana 1 input dan 1 output. Artinya JK flip-flop kedua menunggu inputan dari output JK flip-flop pertama. Karena menunggu inputan dari output JK flip-flop ini, shift register dapat menyimpan memori. Perubahan input dan output JK inilah yang disebut pergeseran.
5. Link download[Kembali]
HTML [download]
Rangkaian percobaan [download]
Video [download]
Datasheet [download]
Tidak ada komentar:
Posting Komentar